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项目晶圆(Multi Project Wafer，简称MPW)就是将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品，这一数量对于原型（Prototype）设计阶段的实验、测试已经足够。而该次制造费用就由所有参加MPW的项目按照芯片面积分摊，成本仅为单独进行原型制造成本的5%-10%，极大地降低了产品开发风险、培养集成电路设计人才的门槛和中小集成电路设计企业在起步时的门槛。 |
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| 为了方便客户，我们建立了简单便捷的流程： |
| 1.客户电话，我们会帮助客户完成前期准备工作。（Foundry和工艺的选择，单元库及工艺资料的申请，设计时对封装测试的考虑） |
| 2.客户浏览“流片时间表”以确定流片梯次。 |
| 3.客户发E-mail到 sales@highchip.com 或打电话021－50807050，申请面积预留。 |
| 4.我们会通知客户和帮助客户完成表格和数据的提交。 |
| 5.客户获得完成的芯片。 | |
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Foundry |
Technology |
Poly/Metal |
Voltage |
Process |
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HH-NEC |
0.35umCMOS |
1P4M |
5V |
OTP, eEEPROM |
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0.25umCMOS |
1P5M |
2.5V/3.3V |
Logic, Mixed Signal, |
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1P5M |
2.5V/5V |
eFlash |
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HJTC |
0.25umCMOS |
1P5M |
2.5/3.3V |
Logic, Mixed Signal, eEEPROM |
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0.18umCMOS |
1P6M |
1.8/3.3V |
Logic, Mixed Signal, RF(20k) |
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0.35um CMOS |
1P5M/2P5M |
3.3V/5V |
Logic/Analog |
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以下是GDS Ⅱ数据tape in时间，面积预留请提前1个月左右。
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Foundry |
Technology |
Jan |
Feb |
Mar |
Apr |
May |
Jun |
Jul |
Aug |
Sep |
Oct |
Nov |
Dec |
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HH-NEC |
0.35um |
OTP (5V) |
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7 |
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8 |
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7 |
9 |
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11 |
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9 |
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EEEPROM |
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2 |
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2 |
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2 |
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10 |
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0.25um |
Std Logic, Mixed Signal, eFlash |
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8 |
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9 |
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9 |
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11 |
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8 |
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HJTC |
0.35um |
Std Logic HV |
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24 |
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24 |
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27 |
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24 |
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0.18um |
Std Logic
Mixed Signal |
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10 |
20 |
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10 |
20 |
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10 |
20 |
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10 |
20 |
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MM MMC+ RF |
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10 |
20 |
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10 |
20 |
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10 |
20 |
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10 |
20 | |
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针对一些量小的，缺乏tape out经验的客户，我们根据客户对批量、成本的要求，以及芯片规模性能指标，为客户选择合适的工艺生产线，计算价格供客户评估。并凭借我们与 Foundry 和 Mask Shop 良好的合作关系，以及我们多年 tape out的经验，帮助客户完成批量投产。 |
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